MHRD is a hardware design game, in which you design various hardware circuits in a hardware description language. The hardware circuits you design get more complex as you go until you create a fully functional CPU design.
RISC-V Formal Verification Frameworkは、RISC-Vプロセッサの形式的検証を行うための包括的なフレームワークである。 このフレームワークは、RISC-V Formal Interface (RVFI)を中心として構築されており、SystemVerilog Assertions (SVA)を活用した形式的テストベンチを提供する。 riscv-formalの目的と意義 riscv-formalの主な目的は、RISC-Vプロセッサの機能的正確性を数学的に証明することである。 従来のシミュレーションベースの検証では、テストケースの網羅性に依存するため、バグの見落としが発生する可能性がある。 一方、形式的検証では、全ての可能な入力と状態遷移を数学的に検証することで、プロセッサの正確性を保証できる。 RISC-V Formal Interface (RVFI) の概
マイコン ＰＩＣを最初から始める手順。 ＰＩＣは開発環境が必要なので、準備から書きました。 お手軽に自作ライタを作ってみた記録です（しかしお手軽ではありませんでした）。 とりあえず、自作ライタでもＰＩＣ入門は可能。 マイコンPICをお気軽に始める参考に 初めてから、回路を動かすまで入門説明
Hazard3 is a 3-stage RISC-V processor, implementing the RV32I instruction set and the following optional extensions: M: integer multiply/divide/modulo A : atomic memory operations, with AHB5 global exclusives C: compressed instructions Zicsr: CSR access Zba: address generation Zbb: basic bit manipulation Zbc: carry-less multiplication Zbs: single-bit manipulation Zbkb: basic bit manipulation for s
Vivado 2024.1でRISC-V ISAのMicroBalzeVが利用できるようになりました．この記事は，Vivado 2024.1 で Arty (Arty A7-100)を対象にMicroBlazeVを利用する手順のメモです． 前半では，Vivadoを使って，MicroBlaze Vを含むFPGA FWの準備をして，後半では，Vitisをclassicモードで起動して，MicroBalze V上でのプログラムの実行を試してみます． なお，これは，Vitis/Vivado 2020.1でMicroBlazeを使う のMicroBlaze V版です． おおまかな開発の流れ 開発の流れは次の通りです． IP IntegratorでMicroBlazeVデザインを用意 Generate Bitstreamでbitファイルを作成 「Export Hardware」で .xsa ファイルを
今回の実験では、パソコンを動かすとCPUでもGPUでも130W程度の"出力"が得られることがわかりました。 ということは…、 CPUとGPUの両方をフル活用したら260Wの暖房になるってこと？？？ とは限らないかもしれませんが、そこそこ暖かそうですね。 今回の実験で使用したCPU Core i9-13900KはTDPが125Wです。CPUを酷使すると130W程度の暖かさを得られたので、TDP程度をそのまま暖房として使えていると解釈できます。 また、GPUとして使用したRTX3090はTDPが350Wですが、Cinebench実行中にGPU-Zでチップの消費電力を見ると116W程度でした。下の画像の一番下、GPU Chip Power Drawです。 GPUの排熱のうち、温風となって出ているものが主にチップの排熱であると仮定すれば、GPUを使用したときに130Wの暖房になるのは、まあ妥当な気
If you remove the first word from the string "hello world", what should the result be? This is the story of how we discovered that the answer could be your root password! Introduction All x86-64 CPUs have a set of 128-bit vector registers called the XMM registers. You can never have enough bits, so recent CPUs have extended the width of those registers up to 256-bit and even 512-bits. The 256-bit
諸事情でperfのソースコードを読んだのでせっかくなので簡単に解説。 今回はperfの中でもイベントの記録を担当するperf recordコマンドの処理を見ていく。特に近年はCPUがトレース機構を持っておりperfもその恩恵に預かっているため、本記事ではperf recordの中でもCPUのプロセッサトレース機構との連携部分に注目したい。 本音を言えば、perfよりIntel Processor Trace(Intel PT)やARM CoreSightといったプロセッサトレース自体に興味があるのだが、これらはLinux上ではperfイベントとして実装されているためperfコマンドの実装を皮切りに解析する腹づもりだ。 1. Perf アーキテクチャ 元々perfはPerformance counters for Linux (PCL)という名前の前身が存在しており、CPUの提供するパフォー
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