2025年末出荷開始予定の「Core Ultraプロセッサ（シリーズ3）」のCPUコア構造を“深掘り”（1/4 ページ）

[西川善司，ITmedia]

　Intelが10月9日（米国太平洋夏時間）、クライアントPC向けの新型CPU「Core Ultraプロセッサ（シリーズ3）」（開発コード名：Panther Lake）の技術的概要を発表した。

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　それに先駆けて米アリゾナ州フェニックスで行われた報道関係者向けイベント「Intel Tech Tour 2025」では、本CPUに関する技術的解説セッションが複数行われた。そのうち、先日はCPU全体の概要をお伝えしている。

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　この記事では、本製品のCPUコア（CPU Tile）についてさらに“深掘り”をしていく。

Pコア「Cougar Cove」：Lion Coveを改良して平均性能アップ

　Panther Lakeでは、パフォーマンスコア（Pコア）のマイクロアーキテクチャとして「Cougar Cove」（開発コード名）を採用している。

　x86命令デコードサイズは8ワイド、マイクロOPSキャッシュが12ワイド、そして演算器や各種実行ユニットの構造は「Core Ultraプロセッサ（シリーズ2）」（開発コード名：Lunar Lake／Arrow Lake）のPコア「Lion Cove」（開発コード名）と変わらず、実行ポートは18基だ。

　よって、IPC（1クロック当たりの実行命令数）の最大値はLion Coveと変わりない。

　ただし、各箇所のチューニングが進んだことで、IPCの平均値は向上している。もっといえば、シングルスレッド性能はそれなりに向上しているという……が、どのくらい性能が向上したのかという単体データは提示されていない（CPU全体での性能向上については後述する）。

　では、どの部分をチューニングしたのか、下のブロックダイアグラムを見比べながら、細かく見ていこう。

TLBの容量を1.5倍に

　まず、キャッシュ構造は先代（Lion Cove）から大きく変わったところはあまりない。L1キャッシュは1コア当たり256KBだ。先に載せたPコアのブロックダイアグラムには「L1D 192KB」と書かれているが、こちらはデータキャッシュのことだ。ブロックダイアグラムには明記されていないが、命令キャッシュは「ITLB」と「I-CACHE」を合わせて64KBあるという理解でよい。整理すると、L1命令キャッシュが64KB、L1データキャッシュが192KBとなり、L1キャッシュは合計で256KBとなる。

　ここで先代から大きな改善ポイントとして、TLB（Translation Lookaside Buffer）の容量が1.5倍に増えたことが挙げられる。TLBはメモリ管理における「仮想アドレス」から「物理アドレス」への変換を高速化するためのアドレス変換キャッシュとなる。

　大きく分けると、命令をキャッシュするTLBは「ITLB（Instruction TLB）」、データをキャッシュするTLBは「DTLB（Data TLB）」と呼ばれるが、説明を聞いた限りはITLBとDTLBを統合的に管理するバッファーが存在し、これを1.5倍に増やしたということのようだ。

　元来、IntelのCPUではDTLBとITLBを統合して「STLB（Second Level TLB）」として管理してきた経緯がある。先代のLion Coveでは、STLBを2048エントリー用意していたので、「1.5倍増量」を額面通りに受け取るとSTLBを3072エントリーに増やしたと考えるのが自然だろう。

Memory Disambiguationの高速化

　Intelは、Cougar Coveにおいて「Memory Disambiguation（メモリの曖昧さ回避）」のパフォーマンスが向上したとも説明している。

　Memory Disambiguationは、複数のメモリアクセスが発生した場合に「時間方向への依存関係がない」と予測されるアクセスの組み合わせを先に（優先して）実行する機能で、CPUによるメモリアクセスの効率を改善する仕組みの1つとなる。

　“予測される”という説明からも分かる通り、この機能はある意味で“投機実行”ということになり、予測に失敗するとパイプラインがやり直しとなるというデメリットがある。しかし、予測が成功した場合はメモリアクセスをキャッシュアクセスで済ませられることになるため、IPCの劇的な向上が狙えるというメリットがある。

　この仕組み自体はLion Coveにも備わっているが、IntelによるとCougar Coveでは「依存予測の精度向上」「予測失敗時の回復速度向上」といった改善を行ったのだという。